Bagaimana mengatasi masalah pembuangan panas paket chip

Chip pengemasan canggih tidak hanya dapat memenuhi kebutuhan komputasi berkinerja tinggi, kecerdasan buatan, pertumbuhan kepadatan daya, dll., tetapi masalah pembuangan panas dari pengemasan canggih juga menjadi rumit. Karena titik panas pada satu chip mempengaruhi distribusi panas pada chip yang berdekatan. Interkoneksi antar chip juga lebih lambat di modul dibandingkan di SoC.

John Parry, kepala industri elektronik dan semikonduktor di Siemens Digital Industry Software, mengatakan: "Sebelum dunia beralih ke area seperti multi-core, Anda berurusan dengan sebuah chip yang memiliki daya maksimum sekitar 150 watt per sentimeter persegi, yaitu sumber panas satu titik. Anda dapat membuang panas ke ketiga arah, sehingga Anda dapat mencapai kepadatan daya yang cukup tinggi. Namun jika Anda memiliki sebuah chip, letakkan chip lain di sebelahnya, lalu letakkan chip lain di sebelahnya, maka chip tersebut akan memanas Itu berarti Anda tidak dapat menoleransi setiap chip yang memiliki tingkat daya yang sama, yang membuat tantangan termal jauh lebih sulit."

Inilah salah satu alasan utama mengapa penumpukan 3D-IC mengalami kemajuan yang lambat di pasar. Meskipun konsep ini masuk akal dari sudut pandang efisiensi daya dan integrasi - dan berfungsi dengan baik dalam 3D NAND dan HBM - lain ceritanya jika logika disertakan. Chip logika menghasilkan panas, dan semakin padat logikanya, semakin tinggi pemanfaatan elemen pemrosesan, semakin besar panasnya. Hal ini membuat penumpukan logis menjadi jarang terjadi.

Pilih paket yang tepat

Bagi perancang chip, ada banyak cara untuk mengemas. Namun kinerja integrasi chip sangat penting. Komponen seperti kolom silikon, TSV, dan tembaga semuanya memiliki koefisien muai panas (TCE) yang berbeda, yang memengaruhi hasil perakitan dan keandalan jangka panjang.

Paket flip BGA yang populer saat ini dengan cpu dan HBM memiliki luas sekitar 2500 milimeter persegi. Mike McIntyre, kepala manajemen produk perangkat lunak di Onto Innovation, mengatakan: "Kami melihat sebuah chip besar berpotensi menjadi empat atau lima chip kecil. Jadi, Anda harus memiliki lebih banyak I/O agar chip-chip ini dapat berkomunikasi satu sama lain. Agar Anda dapat mendistribusikan panas. Pada akhirnya, pembuangan panas adalah masalah yang hanya dapat diatasi pada tingkat sistem, dan hal ini memiliki serangkaian konsekuensi.

Faktanya, beberapa perangkat sangat rumit sehingga sulit untuk mengganti komponen dengan mudah guna menyesuaikan perangkat ini untuk aplikasi di bidang tertentu. Inilah sebabnya mengapa banyak produk kemasan canggih diperuntukkan bagi komponen bervolume sangat tinggi atau elastis terhadap harga, seperti chip server.

Kemajuan dalam simulasi dan pengujian modul chip

Namun demikian, para insinyur mencari cara baru untuk melakukan analisis termal terhadap keandalan paket sebelum modul yang dikemas diproduksi. Misalnya, Siemens memberikan contoh modul berbasis ASIC ganda yang memasang lapisan redistribusi fan-out (RDL) pada substrat organik multilapis dalam paket BGA. Ia menggunakan dua model, satu untuk WLP berbasis RDL dan yang lainnya untuk BGA substrat organik multi-lapis. Model pengemasan ini diparameterisasi, mencakup penumpukan media dan BGA sebelum informasi EDA diperkenalkan, dan memungkinkan evaluasi material awal dan pemilihan penempatan chip. Selanjutnya, data EDA diimpor, dan untuk setiap model, peta material mampu memberikan gambaran termal rinci tentang distribusi tembaga di semua lapisan.

Eric Ouyang, Direktur Pemasaran Teknis di JCET, bersama dengan para insinyur dari JCET dan Meta, membandingkan kinerja termal modul chip tunggal, multi-chip, plugboard 2.5D, dan chip bertumpuk 3D dengan satu ASIC dan dua Sram. [1] Perbandingan Apple-ke-Apple membuat lingkungan server, radiator dengan ruang vakum, dan TIM tidak berubah. Dalam hal panas, kinerja 2.5D dan MCM lebih baik daripada chip 3D atau chip tunggal.

Ketahanan termal terkuantisasi

Kita dapat memahami bagaimana panas dihantarkan melalui chip silikon, papan sirkuit, lem, TIM, atau tutup kemasan, sambil menggunakan metode standar perbedaan suhu dan fungsi daya untuk melacak nilai suhu dan resistansi.

"Jalur termal diukur dengan tiga nilai kunci - resistansi termal dari node perangkat ke lingkungan, resistansi termal dari node ke wadah [di bagian atas paket], dan resistansi termal dari node ke papan , "kata Ouyang dari JCET. Paling tidak, katanya, pelanggan JCET membutuhkan ɵja, ɵjc dan ɵjb, yang kemudian mereka gunakan dalam desain sistem. Mereka mungkin mensyaratkan bahwa ketahanan termal tertentu tidak melebihi nilai tertentu dan bahwa desain kemasan memberikan kinerja tersebut.

Simulasi termal adalah cara paling ekonomis untuk mengeksplorasi pemilihan dan kolokasi material. Melalui simulasi chip dalam kondisi kerja, kita biasanya menemukan satu atau lebih titik panas, sehingga kita dapat menambahkan tembaga ke substrat di bawah titik panas untuk memfasilitasi pembuangan panas; Atau ganti bahan kemasan, tambah radiator. Integrator sistem dapat menentukan bahwa ketahanan termal ɵja, ɵjc, dan ɵjb tidak boleh melebihi nilai tertentu. Dalam keadaan normal, suhu sambungan silikon harus dijaga di bawah 125 ° C. Setelah simulasi selesai, pabrik pengemasan melakukan percobaan desain (DOE) untuk sampai pada rencana pengemasan akhir.

Pilih WAKTU

Dalam kemasannya, lebih dari 90% panas dibuang melalui kemasan dari bagian atas chip ke radiator, yang biasanya berupa sirip vertikal berbahan dasar aluminium anodisasi. Bahan antarmuka termal (TIM) dengan konduktivitas termal tinggi ditempatkan di antara chip dan kemasan untuk membantu mentransfer panas. TIM generasi berikutnya untuk CPU mencakup paduan lembaran logam seperti indium dan timah, serta timah sinter perak dengan konduktivitas masing-masing 60W/mK dan 50W/mK. Saat vendor mentransisikan SoC ke proses chiplet, diperlukan lebih banyak TIM dengan properti dan ketebalan berbeda.

YoungDo Kweon, direktur senior penelitian dan pengembangan di Amkor, mengatakan bahwa untuk sistem kepadatan tinggi, ketahanan termal TIM antara chip dan paket memiliki dampak yang lebih besar pada ketahanan termal keseluruhan modul yang dikemas. Tren daya meningkat secara dramatis, terutama untuk logika, jadi kami fokus untuk menjaga suhu sambungan tetap rendah untuk memastikan pengoperasian semikonduktor yang andal. Meskipun pemasok TIM memberikan nilai ketahanan termal untuk material mereka, pada kenyataannya, ketahanan termal dari chip ke kemasan (ɵjc) dipengaruhi oleh proses perakitan itu sendiri, termasuk kualitas ikatan dan area kontak antara chip dan TIM. Dia mencatat bahwa pengujian dengan alat perakitan aktual dan bahan pengikat dalam lingkungan terkendali sangat penting untuk memahami sifat termal aktual dan memilih TIM terbaik untuk verifikasi pelanggan.

Untuk mengatasi panas dengan cara yang berbeda

Pembuat chip sedang mencari cara untuk mengatasi masalah pembuangan panas. Randy White, manajer program untuk solusi memori di Keysight Technologies, mengatakan: "Paketnya sama, jika Anda mengurangi area ukuran chip hingga seperempatnya, kecepatannya akan meningkat. Hal ini dapat mengakibatkan beberapa perbedaan integritas sinyal. Karena garis ikatan paket eksternal akan masuk ke dalam chip, semakin panjang salurannya, semakin besar induktansinya, jadi ada bagian kinerja listriknya. Jadi bagaimana Anda mengkonsumsi energi sebanyak itu dalam ruang yang cukup kecil? dipelajari." Hal ini menghasilkan investasi yang signifikan dalam penelitian ikatan mutakhir yang tampaknya berfokus pada ikatan hibrida. Namun biaya pengikatan hibrid tinggi, dan masih terbatas pada aplikasi jenis prosesor berkinerja tinggi, dengan TSMC menjadi satu-satunya perusahaan yang saat ini menawarkan teknologi ini. Namun, prospek menggabungkan foton pada chip CMOS atau galium nitrida berbasis silikon sangat menjanjikan.

Fountyl Technologies PTE Ltd, berfokus pada industri manufaktur semikonduktor, produk utama meliputi: Pin chuck, chuck keramik berpori, efektor ujung keramik, balok persegi keramik, spindel keramik, selamat datang untuk menghubungi dan negosiasi!